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    本發明關於一種帶有低鉗位元電壓的低電容瞬態電壓抑制器，其包括，n+型基板、在基板上的第一外延層、形成在第一外延層中的掩埋層、在第一外延層上的第二外延層，以及形成在掩埋層下方的第一外延層中的植入層。植入層延伸到掩埋層上方。第一溝槽位於掩埋層的一邊以及植入層的一邊。第二溝槽位於掩埋層的另一邊，並且延伸到植入層中。第三溝槽位於植入層的另一邊。每個溝槽都內襯有電介質層。在第二外延層的頂面中，製備一組源極區。溝槽和源極區交替出現。在第二外延層中，製備一對植入區。
    公开号:TW201301477A
    申请号:TW101122875
    申请日:2012-06-26
    公开日:2013-01-01
    发明作者:Ling-Peng Guan；Madhur Bobde；Anup Bhalla；Jun Hu；Wayne F Eng
    申请人:Alpha & Omega Semiconductor；
    IPC主号:H01L29-00
    专利说明:
    帶有低鉗位元電壓的低電容瞬態電壓抑制器
    本發明是關於積體電路的，更確切地說是關於瞬態電壓抑制器。
    瞬態電壓抑制器(Transient Voltage Suppressor, TVS)是用於保護積體電路免遭過電壓損害的元件。所設計的積體電路都是在電壓的正常範圍上工作的，然而，靜電放電(ElectroStatic Discharge, ESD)、電快速之瞬變以及閃電等意外情況產生之不可預測、不可控的高電壓，會對電路造成嚴重損害。當這種高電壓產生時，就需要TVS元件保護積體電路，規避這些可能會損壞積體電路的情況。隨著積體電路中配置之易受過電壓影響的元件不斷增多，對TVS保護的需求也不斷增長。典型的TVS應用在USB電源與資料線保護、數位視頻介面、高速乙太網、筆記本電腦、監視器以及平板顯示器中。
    第1圖表示配有二極體陣列的傳統TVS電路，通常用於高帶寬資料匯流排的靜電放電(ESD)保護。TVS電路100包括主穩壓二極體101以及兩套轉向二極體，即高端轉向二極體103和低端轉向二極體105。高端轉向二極體103連接到電壓源Vcc，低端轉向二極體105連接到接地端Gnd，輸入/輸出口I/O連接在高端轉向二極體103和低端轉向二極體105之間。穩壓二極體101尺寸很大，作為從高壓端(即Vcc端)到地電壓端(即Gnd端)的雪崩二極體。當I/O(輸入/輸出)端接正電壓時，高端二極體提供正向偏壓，並被大穩壓二極體鉗位。
    這種TVS中對元件性能有許多要求。為了更好地保護連接到TVS上的積體電路，需要很低的鉗位元電壓。低鉗位元電壓將確保積體電路不受任何靜電放電(ESD)的影響。元件鉗位元電壓極大地依賴於穩壓/雪崩二極體的擊穿電壓。因此，為了改善鉗位元電壓，也要維持穩壓/雪崩二極體很低的擊穿電壓。在下文中，描述具有雪崩擊穿性能的二極體時，名詞“穩壓”和“雪崩”將可以互換，除了具有低鉗位元電壓和低雪崩二極體擊穿電壓之外，還必須具有很低的整體元件電容。低元件電容相當於較大的容許帶寬，以及在元件運行時的插入損耗很低。為了降低成本，並且維持縮小後的積體電路的相容性，這種TVS元件的晶片封裝尺寸也必須減小。
    第2圖表示依據原有技術，一種傳統的瞬態電壓抑制器(TVS)元件200的剖面示意圖。這種傳統的TVS 200運行方式依據上述第1圖所示的電路圖中的TVS 100。
    TVS 200形成在重摻雜的p+半導體基板201上，p+半導體基板201承載第一外延層203和第二外延層209。第一外延層203為輕摻雜的p-層。第一外延層203可以摻雜濃度在1015/cm3數量級上的硼。第二外延層209為極其輕摻雜的p-層。此第二外延層209也可以摻雜硼，摻雜濃度較輕，在1014/cm3數量級上。由於第二外延層209的摻雜濃度會對高端轉向二極體HSD和低端轉向二極體LSD的電容產生重要的影響，因此必須將第二外延層209的摻雜濃度設置得盡可能低(電容與摻雜濃度直接成正比)。轉向二極體HSD、LSD的電容將對TVS 200的整體電容產生很大的影響，其原因在於轉向二極體HSD、LSD與穩壓二極體並聯。因此，無論穩壓二極體的電容是怎樣，都可以利用轉向二極體HSD、LSD的電容有效地將TVS電容降低到所需值。
    n+掩埋層205形成在第一外延層203中。n+掩埋層205構成高端轉向二極體HSD的陰極，並將在下文中詳細介紹。P+植入層207植入在n+掩埋層205下方的第一外延層203中。將p+植入層207分成兩部分，其中高端轉向二極體HSD下方有一個縫隙，以避免高端轉向二極體HSD下方產生很高的摻雜層。n+掩埋層205、p+植入層207、第一外延層203以及p+半導體基板201構成穩壓二極體。n+掩埋層205構成穩壓二極體的陰極，p+植入層207、第一外延層203以及p+半導體基板201一起構成穩壓二極體的陽極。
    在第二外延層209和第一外延層203中形成一組絕緣溝槽211、211’、211”，並用電介質材料(例如氧化矽)213填充。還可選擇將電介質材料213內襯絕緣溝槽211、211’、211”，並用多晶矽填充(圖中沒有表示出)，以便於處理。配置絕緣溝槽211、211’、211”，使低端轉向二極體LSD與高端轉向二極體HSD絕緣，高端轉向二極體HSD與穩壓二極體集成。
    在第二外延層209中形成一組n+源極區，分別是第一源極區219、第二源極區219’、以及第三源極區219”。如圖所示，第一源極區219和第二源極區219’分別位於第一絕緣溝槽211的右側壁以及第二絕緣溝槽211’的左側壁附近。第三絕緣區219”位於第三絕緣溝槽211”的右側壁附近。第三絕緣區219”、第二外延層209、第一外延層203以及p+半導體基板201構成垂直低端轉向二極體LSD。第二外延層209、第一外延層203以及p+半導體基板201一起構成低端轉向二極體LSD的陽極，第三源極區219”構成低端轉向二極體LSD的陰極。低端轉向二極體LSD的陽極穿過p+半導體基板201，電性連接到穩壓二極體的陽極。
    在第一源極區219和第二源極區219’之間的第二外延層209的頂層中，製備一個p+植入區221。P+植入區221、第二外延層209以及n+掩埋層205形成高端轉向二極體HSD。P+植入區221和第二外延層209一起構成高端轉向二極體HSD的陽極，n+掩埋層205構成高端轉向二極體HSD的陰極。高端轉向二極體HSD的陰極穿過n+掩埋層205，電性連接到穩壓二極體的陰極。
    此外，絕緣層(圖中沒有表示出)形成在第二外延層209上方，其中帶有用於金屬接頭的開口。Vcc墊(圖中沒有表示出)通過絕緣層中的開口，連接到穩壓二極體上方的第二源極區219’。n-型沉降區217可以形成在第二源極區219’和n+掩埋層205之間，使穩壓二極體在瞬態電壓抑制元件200頂面上形成一個接頭。在反向模式下，n-型沉降區217作為PN接面的一部分，可以用於改善正負模式下N+源極到p+半導體基板201的鉗位元性能。I/O墊(圖中沒有表示出)穿過絕緣層中的另一個開口，連接到p+植入區221(即高端轉向二極體的陽極)。此外，第二I/O墊(圖中沒有表示出)通過絕緣層中的另一個開口，連接到第三源極區219” (即低端轉向二極體的陰極)。
    如上所述，傳統的TVS 200運行和工作方式參見第1圖中的電路圖。傳統的TVS 200具有許多良好的元件性能。例如，傳統的TVS 200位於p+型半導體基板201上，使基板作為地線，有利於轉向二極體HSD、LSD和穩壓二極體輕鬆集成。此外，傳統的TVS 200由於第二外延層209的輕摻雜，因此具有低電容，並且轉向二極體和穩壓二極體的垂直集成，使元件的封裝尺寸很小。
    儘管傳統的TVS 200具有許多良好的元件性能，但是仍然存在許多不良的元件性能，使其不夠理想。對於所有的TVS元件來說，都需要低鉗位元電壓，以便為它所連接的積體電路提供更好地保護。TVS的鉗位元電壓與穩壓二極體的擊穿電壓成正比，因此受到穩壓二極體的擊穿性能的限制。
    P+植入層207在穩壓二極體接面處的摻雜濃度，決定了穩壓二極體的擊穿電壓。雖然，增大p+植入層的摻雜濃度，會降低穩壓二極體擊穿電壓，但是存在一個特定的閾值，進一步增大摻雜濃度會產生巨大的反向漏電流，有可能會損壞元件。因此，在傳統的TVS 200中，很難將穩壓二極體的擊穿電壓降到6V以下。許多應用都要求Vcc為3V或更低，這種TVS 200是無法滿足要求的。因此，必須製備一種具有改良的擊穿電壓以及鉗位元電壓性能的TVS元件，同時保持傳統TVS 200的低電容和微型元件封裝尺寸。
    現有的TVS元件仍然急需減小晶片尺寸，從而降低元件電容，改善擊穿電壓和鉗位元電壓等性能。因此，必須提出一種帶有新結構佈局和製備方法的新型、改良的元件結構，以達到上述目的。
    正是在這一前提下，提出了本發明的各種實施例。
    本發明的一個技術方案是提供一種瞬態電壓抑制器，包括：a) n-型半導體基板；b)在基板上的n-型半導體材料的第一外延層；c)位於第一外延層中的n-型半導體材料的掩埋層；d)位於掩埋層下方的第一外延層中的p-型半導體材料的植入層，植入層橫向延伸到掩埋層之外，掩埋層、植入層、第一外延層以及基板構成一個NPN接面；e)位於第一外延層上方的p-型半導體材料的第二外延層；f)形成在第二外延層和第一外延層中的一組溝槽，其中各溝槽都至少內襯有電介質材料，這組溝槽包括在掩埋層的一邊緣和植入層的一邊緣處的第一溝槽、在掩埋層另一邊緣並延伸到植入層中的第二溝槽、以及在植入層另一邊緣的第三溝槽，其中第二溝槽位於第一和第三溝槽之間；g)以及形成在第二外延層頂面中的一組n-型半導體材料的一組源極區，這組源極區包括位於第一和第二溝槽之間的第一和第二源極區、位於第二和第三溝槽之間的第三源極區，以及一個第四源極區，其中第三溝槽位於第三和第四源極區之間；以及h)形成在第二外延層中的一對p-型半導體材料的一對植入區，這對植入區包括位於第一源極區和第二源極區之間的第一植入區、以及位於第三溝槽和第三溝槽側壁附近的第三源極區之間的第二植入區，其中掩埋層、第二外延層以及第一植入區構成垂直PN接面，第三源極區、第二外延層以及第二植入區構成橫向PN接面。
    其中，基板為重摻雜n-型半導體基板。
    其中，第一外延層的n-型半導體材料為n-型摻雜濃度比基板低的n-型材料。
    其中，掩埋層的半導體材料為重摻雜的n-型半導體材料，其中n-型摻雜物的濃度高於第一外延層。
    其中，各第一、第二和第三外延層都用電介質材料填充。
    其中，各溝槽都用多晶矽填充。
    其中，所述的元件中，還包括形成在第二外延層中的n-型半導體材料的阱區，此阱區位於第一植入區下方，第一源極區和第二源極區之間。
    其中，植入層靠近第一和第二溝槽的對應側壁的邊緣部分，沿對應側壁縱向延伸。
    其中，所述的元件中還包括三個一組的形成在第二外延層中的n-型半導體材料的沉降區，第一沉降區位於第一源極區和掩埋層之間的第一溝槽側壁附近，第二沉降區位於第二源極區和掩埋層之間的第二溝槽側壁附近，第三沉降區位於第四源極區和第一外延層之間的第三溝槽側壁附近。
    其中，沉降區的n-型半導體材料為重摻雜的n-型半導體材料。
    本發明的另一個技術方案是提供一種用於製備瞬態電壓抑制器的方法，其包括：　 (a)在n-型半導體基板上方，製備第一導電類型的第一外延層；　 (b)在第一外延層的頂面中，製備n-型半導體材料的掩埋層；　 (c)在第一外延層中，製備p-型半導體材料的植入層，其中植入層位於掩埋層下方，植入層的長度延伸到掩埋層長度下方；　 (d)在第一外延層上方，製備p-型半導體材料的第二外延層；　 (e)在第二外延層和第一外延層中，製備一組溝槽，這組溝槽包括在掩埋層的一邊和植入層的一邊處的第一溝槽、在掩埋層另一邊並延伸到植入層中的第二溝槽、以及在植入層另一邊的第三溝槽；　 (f)各溝槽都內襯有電介質材料；　 (g)用電介質材料或多晶矽填充各溝槽的剩餘部分；　 (h)在第二外延層頂面中，製備一組n-型半導體材料的源極區，這組源極區包括位於第一溝槽和第二溝槽之間的第一源極區和第二源極區、位於第二溝槽和第三溝槽之間的第三源極區，以及一個第四源極區，使第三溝槽處於第三源極區和第四源極區之間；以及　 (i)在第二外延層的頂面中，製備一對p-型半導體材料的植入區，這對植入區包括位於第一源極區和第二源極區之間的第一植入區，以及位於第三溝槽和第三溝槽側壁附近的第三源極區之間的第二植入區，其中掩埋層、第二外延層和第一植入區構成一個縱向PN接面，第三源極區、第二外延層和第二植入區構成一個橫向PN接面。
    其中，基板是由重摻雜n-型半導體材料製成的。
    其中，第一外延層是由n-型半導體材料製成的。
    其中，掩埋層的半導體材料為重摻雜的n-型半導體材料，其中n-型摻雜物的濃度高於第一外延層。
    其中，所述的方法中，還包括在第二外延層中製備一個n-型半導體材料的阱區，該阱區位於第一源極區和第二源極區之間的第一植入區下方。
    其中，所述的方法中，還包括使植入層對應第一和第二溝槽側壁的邊緣部分，在垂直方向上沿對應側壁延伸。
    其中，所述的方法中，還包括在第二外延層中，製備三個一組的n-型半導體材料的沉降區，其中第一沉降區位於第一源極區和掩埋層之間的第一溝槽側壁附近，第二沉降區位於第二源極區和掩埋層之間的第二溝槽側壁附近，第三沉降區位於第四源極區和第一外延層之間的第三溝槽側壁附近，在步驟(g)之後、步驟(h)之前製備此組三個沉降區。
    本發明的實施例包括帶有改良後的擊穿電壓性能的瞬態電壓抑制器(Transient Voltage Suppressor, TVS)元件，從而通過N-P-N結構(而非穩壓二極體)改善鉗位元電壓性能，N-P-N結構作為雪崩二極體。TVS元件不再形成在基板上，而是利用n+基板製成的，有利於集成N-P-N雪崩二極體。新的TVS元件仍然保持了原有的低電容，以及微型元件封裝。下文更將詳細介紹本發明之實施例。
    第3A圖表示依據本發明的一實施例，一種瞬態電壓抑制器(TVS)元件的剖面示意圖。這種TVS 300仍然保持了傳統TVS 200的低電容和微型元件封裝尺寸，同時提高了擊穿電壓和鉗位元電壓性能。第3A圖所示的TVS 300的運行方式依據第1圖所示的TVS 100的電路圖。
    TVS 300形成在重摻雜的n+半導體基板301上，n+半導體基板301承載第一外延層303和第二外延層309。之所以使用n+半導體基板301，而非p+半導體基板，是為了將雪崩二極體集成為N-P-N結構，而不是P-N二極體結構。N-P-N結構所具備的特殊性能，使其應用在TVS中比P-N二極體更加出色。這些性能更將在下文中詳細介紹。在下文中，N-P-N結構將被稱為雪崩二極體。
    第一外延層303為輕摻雜的n-層，可以用濃度為2×1016/cm3數量級的磷摻雜第一外延層303。第二外延層309為輕摻雜的p-層。可以用最小摻雜濃度為1014/cm3甚至更低的硼摻雜第二外延層309。由於第二外延層309的摻雜濃度會對高端轉向二極體HSD以及低端轉向二極體LSD產生巨大的影響，因此必須將該層309的摻雜濃度設置得盡可能低。由於轉向二極體HSD、LSD與雪崩二極體並聯，因此轉向二極體HSD、LSD的電容會對TVS 300的整體電容產生巨大的影響。所以可以利用轉向二極體HSD、LSD的電容，無論雪崩二極體的電容是怎樣的，都可以將整體TVS 300的電容降低至所需值。
    在第一外延層303中製備n+掩埋層305。n+掩埋層305構成高端轉向二極體HSD的陰極，下文中更將詳細介紹。在n+掩埋層305下方的第一外延層303中植入p+植入層307，P+植入層307橫向延伸到n+掩埋層305上方。通過n+掩埋層305、p+植入層307、第一外延層303以及n+半導體基板301，形成雪崩二極體。掩埋層305構成雪崩二極體的發射極，p+植入層307構成雪崩二極體的基極，第一外延層303以及n+半導體基板301一起構成雪崩二極體的集電極。
    TVS 300中的雪崩二極體(即N-P-N結構)的運行方式不同于傳統TVS 200中的穩壓二極體。儘管傳統TVS 200中的穩壓二極體的擊穿電壓性能完全依賴於p+植入區的摻雜濃度，並且受到反向漏電流問題的侷限，但是本發明所述的TVS 300中雪崩二極體的擊穿電壓具有更大的靈活性。雪崩二極體的擊穿電壓與兩個不同的因素有關：P-N接面(即p+植入層307與N+掩埋層305之間的接面)的擊穿電壓，以及N-P-N結構的增益。雪崩二極體的擊穿電壓與P-N接面的擊穿電壓成正比，與N-P-N結構的增益成反比。因此，p+植入層307的摻雜濃度仍然保持在防止產生漏電流的必要水準上，同時調節N-P-N的增益，以便獲得所需的TVS擊穿電壓。N-P-N結構的增益與基極的厚度有關，在這種情況下，p+植入層307就是基極。通過增大p+植入層307的厚度，TVS的擊穿電壓也會大幅降低。因此，為了實現更廣泛的應用，可以通過減小p+植入層307的厚度，將TVS的擊穿電壓降至6V以下。由於TVS的鉗位元電壓會對擊穿電壓產生巨大的影響，因此通過調節雪崩二極體的增益(即減小p+植入層307的厚度)，也可以大幅降低TVS的鉗位元電壓。
    在第二外延層309和第一外延層303中形成一組絕緣溝槽，分別為第一絕緣溝槽311、第二絕緣溝槽311’以及第三絕緣溝槽311”，並用電介質材料(例如氧化矽等氧化物313)填充。配置第一絕緣溝槽311、第二絕緣溝槽311’以及第三絕緣溝槽311”，使低端轉向二極體LSD與高端轉向二極體HSD絕緣，高端轉向二極體HSD與穩壓二極體集成。
    在第二外延層309中形成一組n+源極區，包含為第一源極區319、第二源極區319’、第三源極區319”以及第四源極區319’”。如圖所示，第一源極區319和第二源極區319’分別位於第一絕緣溝槽311的右側壁以及第二絕緣溝槽311’的左側壁附近。第三絕緣區319”位於第二絕緣溝槽311’和第三絕緣溝槽311”之間。第四源極區319’”位於第三絕緣溝槽311”的右側壁附近。
    在第二外延層309的頂層中，形成一對p+植入區，分別為第一p+植入區321以及第二p+植入區321’。第一p+植入區321位於第一源極區319和第二源極區319’之間。第二p+植入區321’位於第三絕緣溝槽311’的左側壁附近。
    第一p+植入區321、第二外延層309以及n+掩埋層305形成高端二極體HSD。第一p+植入區321和第二外延層309一起形成高端轉向HSD二極體的陽極，n+掩埋層305形成高端轉向二極體HSD的陰極。高端轉向二極體HSD的陰極穿過n+掩埋層305，電性連接到雪崩二極體的發射極。
    通過第三源極區319”、第二外延層309以及第二p+植入區321’，形成低端轉向二極體LSD。第二p+植入區和第二外延層309一起構成低端轉向二極體LSD的陽極，第三源極區319”構成低端轉向二極體LSD的陰極。與第2圖所示的原有技術的低端轉向二極體不同，這種低端轉向二極體LSD是橫向集成的，而不是縱向集成。然而，低端轉向二極體LSD的橫向集成不會對元件封裝尺寸產生嚴重的影響，因此本發明所述的TVS 300仍然可以保持所需的微型元件封裝尺寸。
    此外，絕緣層(圖中沒有表示出)可以形成在外延層309上方，留有開口，便於提供到TVS元件300零部件的金屬接頭。Vcc墊(圖中沒有表示出)可以通過絕緣層中的開口，連接到雪崩二極體上方的第二源極區319’。可以選擇將n-型沉降區317形成在第二源極區319’和n+掩埋層305之間，以使雪崩二極體在TVS元件300的頂面上形成接觸，改善在運行時正向、反向偏置模式下，N+源極到n+半導體基板301的鉗制。I/O墊(圖中沒有表示出)可以通過絕緣層中的另一個開口，連接到p+植入區321(即高端轉向二極體的陽極)。此外，第二I/O墊(圖中沒有表示出)可以通過絕緣層中的另一個開口，連接到第三源極區319’(即低端轉向二極體的陰極)。一個附加的n-型沉降區可以形成在第四源極區319”和第一外延層303之間，用於低端轉向二極體LSD的陽極與雪崩二極體的集電極之間的電接觸(圖中沒有表示出)。
    第3A圖中的TVS 300具有改良的元件性能，通過將N-P-N接面構集成在穩壓二極體上，利用上述技術，TVS 300的擊穿電壓可以降至6V以下。反過來，無需產生反向漏電流，就可以將鉗位元電壓降至所需水準。此外，利用上述技術，TVS 300仍然保持了原有技術的TVS元件200的低電容和微型元件封裝。雖然TVS 300具有上述改良的元件性能，但是它的工作方式仍然依據第1圖中的電路圖。
    第3B圖至第3D圖表示與第3A圖有關的上述瞬態電壓抑制器(TVS)之較佳實施例。第3B圖所示的剖面圖表示依據本發明的有關較佳實施例，提供的一種瞬態電壓抑制器(TVS)元件。
    第3B圖中的TVS 300’除了在每個絕緣溝槽311、311’、311”內附加了一個多晶矽層315之外，其他都與第3A圖中的TVS 300的結構相同。首先用很薄的一層氧化物313填充每個絕緣溝槽311、311’、311”，然後剩餘部分用多晶矽315填充。用多晶矽315(而非氧化物)填充溝槽311、311’、311”的過程大大簡化了製備製程。用氧化物內襯溝槽，並用多晶矽填充，比用氧化物填充溝槽更加簡單，並且避免了可能會在最終結構中引入高應力的複雜製程。絕緣溝槽311、311’、311”繼續使低端轉向二極體LSD與高端轉向二極體HSD絕緣，高端轉向二極體HSD與雪崩二極體集成。這種TVS元件300’的運行方式仍然與上述第1圖所示的電路圖相同。
    第3C圖所示的剖面示意圖，表示依據本發明的另一個較佳實施例提供的一種瞬態電壓抑制器(TVS)元件。第3C圖中的TVS 300”除了在第二外延層309中附加了一個n-阱區323以外，其他都與第3B圖中的TVS 300’相同。n-阱區323位於第一p+植入區321下方的第二外延層309中。n-阱區323用於為第二外延層309的指定部分提供電荷補償。由於第二外延層309的摻雜濃度會對高端轉向二極體HSD和低端轉向二極體LSD的電容產生巨大的影響(反過來也會對TVS 300”的整體電容產生巨大的影響)，因此必須將第二外延層309的摻雜濃度設置得盡可能低。然而，僅僅用最小摻雜濃度摻雜第二外延層309，可能並不會總是獲得所需的結果。就這點來說，n-阱區323可以額外地集成在元件中，以便有效地反向摻雜，並降低對高端轉向二極體HSD的電容有作用的那部分第二外延層309的平均濃度。這種TVS 300”的運行方式與上述第1圖所示的電路圖相同。
    第3D圖表示依據本發明的另一個較佳實施例，提供的一種瞬態電壓抑制器(TVS)元件的剖面示意圖。第3D圖中的TVS 300’”除了p+植入層307的邊緣部分322、322’沿第一絕緣溝槽311的右側壁對應的部分以及第二絕緣溝槽311’的左側壁對應的部分垂直延伸之外，其他都與第3B圖中的TVS 300’結構相同。由於一部分p+植入層307位於第一絕緣溝槽311的氧化物313內襯和第二絕緣溝槽311’的氧化物313內襯之間，因此氧化物313使邊緣處的摻雜濃度降低。如上所述，p+植入層的摻雜濃度與雪崩二極體的擊穿電壓成反比，從而與TVS的擊穿電壓也成反比。所以通過提高p+植入層307邊緣處的摻雜濃度，可以確保雪崩二極體具有較低的擊穿電壓，從而有效降低TVS 300’”的鉗位元電壓。TVS 300’”的運行方式與第1圖所示的電路圖相同。
    第3E圖所示的剖面示意圖，表示依據本發明之一實施例，第3A圖所示的瞬態電壓抑制器附加了用於電性連接的表面絕緣層及其相應的金屬墊。第3E圖中的TVS 300””附加了用於電性連接的頂面絕緣層324和金屬墊325，保持了與第3A圖中的TVS 300相同的結構。
    頂面絕緣層324可以直接形成在第二外延層309上方。在頂面絕緣層324中製備多個開口，以便形成從金屬墊到TVS零部件的電接觸/接頭。一個開口可以形成在第二源極區319’上方，使Vcc墊接觸源極區319’。一個開口也可以形成在第一p+植入區321上方，使I/O墊接觸高端轉向二極體HSD的陽極。另一個開口可以形成在第三源極區311”上方，使I/O墊接觸低端轉向二極體LSD的陰極。此外，一個開口可以形成在第二p+源極區321’、第三絕緣溝槽311”以及第四源極區319”上方，使金屬墊在低端轉向二極體LSD的陽極(即第二p+植入區321’)和雪崩二極體的集電極(即n+半導體基板301)之間，形成電接觸。
    雖然第3E圖表示的是第3A圖中所示的TVS電接觸的製備過程，但是該方法也可以應用於上述任意一種TVS元件。
    第4A圖至第4L圖表示用於製備第3B圖所示的TVS元件的方法。雖然，該圖示和說明僅關於第3B圖所示的TVS元件，但是本領域的技術人員應明確，通過引入額外的標準處理製程，就可以將這種製備方法應用於任意一種TVS元件。需注意的是，儘管為了簡便，僅僅表示了一種單一元件，但是本領域的技術人員應明確，第4A圖至第4L圖所示的製備過程可以應用於元件單元中具有多個這種元件的積體電路。
    如第4A圖所示，TVS元件從n+型基板401開始(例如矽晶圓)。這與大多數TVS元件所用的p+型基板不同。如第4B圖所示，第一外延層403生長在n+型基板403上方。第一外延層403可以是輕摻雜的n-型外延層。第一外延層403和n+型基板403將共同構成N-P-N元件的集電極。隨後，如第4C圖所示，利用帶遮罩的植入(遮罩沒有表示出)，製備n+掩埋層405。該n+掩埋層405將作為高端轉向二極體HSD的陰極，以及N-P-N雪崩二極體的發射極。n+掩埋層405僅僅沿第一外延層的一部分長度延伸。
    然後利用另一個帶遮罩的植入(遮罩沒有表示出)，製備p+植入層407。該p+植入層407將作為N-P-N雪崩二極體的基極。P+植入層407延伸到n+掩埋層405的上方，以避免低端轉向二極體LSD短路。由於要實現想要的結果，必須要求更高的能量植入，因此在n+植入後，進行p+植入。
    在第4E圖中，在第一外延層403的上方，生長第二外延層409。第二外延層409可以是輕摻雜的p-外延層。如上所述，第二外延層409的摻雜濃度對控制轉向二極體的電容非常重要，因此為了獲得低元件電容，必須使摻雜濃度最小。
    如第4F圖所示，在第一外延層403和第二外延層409中，形成三個一組的絕緣溝槽，包括第一絕緣溝槽411、第二絕緣溝槽411’以及第三絕緣溝槽411”。利用硬遮罩(遮罩沒有表示出)，將絕緣溝槽411、411’、411”刻蝕到7微米左右的深度，使溝槽底部剛好在n+型基板401上方。然後，沿絕緣溝槽的側壁，選擇沉積或生長一層厚度約為50nm的氧化物413。用多晶矽415填充剩餘的絕緣溝槽411。利用刻蝕-回刻製程，除去所有多餘的多晶矽。
    第4G圖表示經過氧化物生長和多晶矽沉積之後的元件。
    如第4H圖所示，在第二外延層409中，利用硬遮罩(遮罩沒有表示出)，沉積三個一組的n型沉降片417。配置這些n型沉降片417，用於提供連接，以及作為轉向二極體和雪崩二極體之間的接頭。然後如第4I圖所示，利用另一個硬遮罩(遮罩沒有表示出)，在第二外延層409的頂面中，植入四個一組的源極區，分別為第一源極區419、第二源極區419’、第三源極區419”以及第四源極區419’”。第三源極區419”將作為橫向低端轉向二極體LSD的陰極。第四源極區419’”提供到N-P-N雪崩二極體集電極的接觸通路。
    如第4J圖所示，在第二外延層409的頂面中，利用遮罩(遮罩沒有表示出)，植入一對p+植入區，分別為第一p+植入區421以及第二421’ p+植入區。第一p+植入區421在第一源極區419和第二源極區419’之間。第二p+植入區421’位於第三源極區419”和第三溝槽411”之間的第三溝槽411”的側壁附近。第一p+植入區421和第二外延層409一起構成縱向高端轉向二極體HSD的陽極，而n+掩埋層405構成縱向高端轉向二極體HSD的陰極。第二p+植入區421’和第二外延層409構成低端轉向二極體LSD的陽極，而第三源極區419”構成橫向低端轉向二極體LSD的陰極。
    如第4K圖所示，可以在第二外延層409上方，沉積一個絕緣層424(例如氧化矽)。利用傳統製程，在絕緣層424中形成開口，作為接觸到TVS元件上的節點。在第一p+植入區421上方，形成一個開口，以便接觸到高端轉向二極體的陽極。在第二外延層419’上形成另一個開口，以便接觸到雪崩二極體的發射極。在第三源極區419”上方，形成第三開口，以便接觸到橫向低端轉向二極體的陰極。最後，在第二p+植入區421’、第三絕緣溝槽411’以及第四源極區419’”上方，形成一個開口，以便在橫向低端轉向二極體和雪崩二極體之間形成電接觸。
    最後，可以在絕緣層424開口中，形成金屬墊425，以便電接觸/連接到TVS的零部件上。Vcc墊可以填充第二源極區419’上方的開口，使電壓源接觸源極區319’。I/O墊可以通過形成在第一p+植入區421上的開口，接觸高端轉向二極體HSD的陽極。另一個I/O墊通過形成在第二p+植入區419”上方的開口，接觸低端轉向二極體LSD的陰極。最終，金屬墊沉積在第二p+植入區421’、第三絕緣溝槽411”、以及第四源極區419”上方的開口上，以便在低端轉向二極體LSD的陽極(即第二p+植入區421’)以及雪崩二極體的集電極(即n+型基板401)之間，形成電接觸。
    如上所述，儘管上述TVS的製備製程侷限於第3B圖所示的TVS元件，但是可以增加額外的製備製程，來製備上述其他任意的TVS元件。例如，可以利用額外的帶掩膜的植入，製備第3C圖所示的TVS元件的n-阱區323。通過接觸溝槽，可以植入形成p+層的延伸部分。
    儘管以上是本發明的較佳實施例的完整說明，但是也有可能使用各種可選、修正和等效方案。因此，本發明的範圍不應侷限於以上說明，而應由所附的權利要求書及其全部等效內容決定。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下權利要求中，不定冠詞“一個”或“一種”都指下文內容中的一個或多個專案的數量。任何沒有用“意思是”明確指出限定功能的專案，不應認為是35 USC § 112, ¶ 6中所述條款的“意思”或“步驟”。尤其是本文權利要求書中使用的“步驟”，並不是引自35 USC§ 112, ¶ 6。
    100．．．瞬態電壓抑制器電路
    101．．．穩壓二極體
    103．．．高端轉向二極體
    105．．．低端轉向二極體
    200、300、300’、300”、300””．．．瞬態電壓抑制器
    201．．．p+半導體基板
    203、303、403．．．第一外延層
    205、305、405．．．n+掩埋層
    207、307、407．．．P+植入層
    209、309、409．．．第二外延層
    211、311、411．．．第一絕緣溝槽
    211’、311’、411’．．．第二絕緣溝槽
    211”、311”、411”．．．第三絕緣溝槽
    213．．．電介質材料
    219、319、419．．．第一源極區
    219’、319’、419’．．．第二源極區
    219”、319”、419”．．．第三源極區
    221．．．p+植入區
    301．．．n+半導體基板
    313、413．．．氧化物
    315、415．．．多晶矽層
    317．．．n-型沉降區
    319’”、419’”．．．第四源極區
    321、421．．．第一p+植入區
    321’、421’．．．第二p+植入區
    322、322’．．．邊緣部分
    323．．．n-阱區
    324．．．頂面絕緣層
    325、425．．．金屬墊
    401．．．n+型基板
    417．．．n型沉降片
    424．．．絕緣層
    Vcc．．．電壓源
    Gnd．．．接地端
    HSD．．．高端轉向二極體
    LSD．．．低端轉向二極體
    第1圖係為二極體陣列與雪崩二極體並聯之習知的瞬態電壓抑制器電路。
    第2圖係為依據原有技術，一種習知的瞬態電壓抑制器元件的剖面示意圖。
    第3A圖係為依據本發明之一實施例，一種瞬態電壓抑制器元件的剖面示意圖。
    第3B圖係為依據本發明之一實施例，一種瞬態電壓抑制器元件的剖面示意圖。
    第3C圖表示依據本發明之一實施例，一種瞬態電壓抑制器元件的剖面示意圖。
    第3D圖表示依據本發明之一實施例，一種瞬態電壓抑制器元件的剖面示意圖。
    第3E圖表示依據本發明之一實施例，第3A圖所示的瞬態電壓抑制器的剖面示意圖，帶有頂面絕緣層以及相應的金屬墊，以便形成金屬連接。
    第4A圖至第4L圖表示依據本發明之一實施例，一種用於製備第3B圖所示的瞬態電壓抑制器元件的方法。
    300．．．瞬態電壓抑制器
    301．．．n+半導體基板
    303．．．第一外延層
    305．．．n+掩埋層
    307．．．P+植入層
    309．．．第二外延層
    311．．．第一絕緣溝槽
    311’．．．第二絕緣溝槽
    311”．．．第三絕緣溝槽
    313．．．氧化物
    317．．．n-型沉降區
    319．．．第一源極區
    319’．．．第二源極區
    319”．．．第三源極區
    319’”．．．第四源極區
    321．．．第一p+植入區
    321’．．．第二p+植入區
    HSD．．．高端轉向二極體
    LSD．．．低端轉向二極體
    权利要求:
    Claims (17)
    [1] 一種瞬態電壓抑制器，包括：　　 a)一n-型半導體基板；　　 b)在該n-型半導體基板上的一n-型半導體材料的一第一外延層；　　 c)位於該第一外延層中的該n-型半導體材料的一掩埋層；　　 d)位於該掩埋層下方的該第一外延層中的一p-型半導體材料的一植入層，該植入層橫向延伸到該掩埋層之外，該掩埋層、該植入層、該第一外延層以及該n-型半導體基板構成一NPN接面；　　 e)位於該第一外延層上方的一p-型半導體材料的一第二外延層；　　 f)形成在該第二外延層和該第一外延層中的一組溝槽，其中各該溝槽都至少內襯有一電介質材料，該組溝槽包括在該掩埋層的一邊緣和該植入層的一邊緣處的一第一溝槽、在該掩埋層另一邊緣並延伸到該植入層中的一第二溝槽、以及在該植入層另一邊緣的一第三溝槽，其中該第二溝槽位於該第一和第三溝槽之間；　　 g)形成在該第二外延層頂面中的該n-型半導體材料的一組源極區，該組源極區包括位於該第一和第二溝槽之間的一第一源極區和一第二源極區、位於該第二和第三溝槽之間的一第三源極區，以及一第四源極區，其中該第三溝槽位於該第三和第四源極區之間；以及　　 h)形成在該第二外延層中的該p-型半導體材料的一對植入區，該對植入區包括位於該第一源極區和該第二源極區之間的一第一植入區、以及位於該第三溝槽和該第三溝槽側壁附近的該第三源極區之間的一第二植入區，其中該掩埋層、該第二外延層以及該第一植入區構成垂直PN接面，該第三源極區、該第二外延層以及該第二植入區構成橫向PN接面。
    [2] 如申請專利範圍第1項所述之瞬態電壓抑制器，其中該n-型半導體基板為重摻雜的該n-型半導體基板。
    [3] 如申請專利範圍第2項所述之瞬態電壓抑制器，其中該第一外延層之該n-型半導體材料為n-型摻雜濃度比該n-型半導體基板低的n-型材料。
    [4] 如申請專利範圍第3項所述之瞬態電壓抑制器，其中該掩埋層的半導體材料為重摻雜的該n-型半導體材料，其中n-型摻雜物的濃度高於該第一外延層。
    [5] 如申請專利範圍第1項所述之瞬態電壓抑制器，其中該第一、第二和第三外延層都用該電介質材料填充。
    [6] 如申請專利範圍第1項所述之瞬態電壓抑制器，其中f)中各該溝槽都用多晶矽填充。
    [7] 如申請專利範圍第1項所述之瞬態電壓抑制器，更包括形成在該第二外延層中的該n-型半導體材料之一阱區，該阱區位於該第一植入區下方，該第一源極區和該第二源極區之間。
    [8] 如申請專利範圍第1項所述之瞬態電壓抑制器，其中該植入層靠近該第一和第二溝槽的對應側壁的邊緣部分，沿對應側壁縱向延伸。
    [9] 如申請專利範圍第1項所述之瞬態電壓抑制器，更包括三個一組的形成在該第二外延層中的該n-型半導體材料的一沉降區，一第一沉降區位於該第一源極區和該掩埋層之間的該第一溝槽側壁附近，一第二沉降區位於該第二源極區和該掩埋層之間的該第二溝槽側壁附近，一第三沉降區位於該第四源極區和該第一外延層之間的該第三溝槽側壁附近。
    [10] 如申請專利範圍第9項所述之瞬態電壓抑制器，其中該沉降區的該n-型半導體材料為重摻雜的該n-型半導體材料。
    [11] 一種用於製備瞬態電壓抑制器的方法，包括：　　 (a)在一n-型半導體基板上方，製備一第一導電類型的一第一外延層；　　 (b)在該第一外延層的頂面中，製備一n-型半導體材料的一掩埋層；　　 (c)在該第一外延層中，製備一p-型半導體材料的一植入層，其中該植入層位於該掩埋層下方，該植入層的長度延伸到該掩埋層長度下方；　　 (d)在該第一外延層上方，製備該p-型半導體材料的一第二外延層；　　 (e)在該第二外延層和該第一外延層中，製備一組溝槽，該組溝槽包括在該掩埋層的一邊和該植入層的一邊處的一第一溝槽、在該掩埋層另一邊並延伸到該植入層中的一第二溝槽、以及在該植入層另一邊的一第三溝槽　　 (f)各該溝槽都內襯有一電介質材料；　　 (g)用該電介質材料或一多晶矽填充各該溝槽的剩餘部分；　　 (h)在該第二外延層之頂面中，製備該n-型半導體材料的一組源極區，該組源極區包括位於該第一溝槽和該第二溝槽之間的一第一源極區和一第二源極區、位於該第二溝槽和該第三溝槽之間的一第三源極區，以及一第四源極區，使該第三溝槽處於該第三和第四源極區之間；以及　　 (i)在該第二外延層的頂面中，製備該p-型半導體材料的一對植入區，該對植入區包括位於該第一源極區和該第二源極區之間的一第一植入區，以及位於該第三溝槽和該第三溝槽側壁附近的該第三源極區之間的一第二植入區，其中該掩埋層、該第二外延層和該第一植入區構成一縱向PN接面，該第三源極區、該第二外延層和該第二植入區構成一橫向PN接面。
    [12] 如申請專利範圍第11項所述之方法，其中該n-型半導體基板是由重摻雜的該n-型半導體材料製成的。
    [13] 如申請專利範圍第11項所述之方法，其中該第一外延層是由該n-型半導體材料製成的。
    [14] 如申請專利範圍第13項所述之方法，其中該掩埋層的半導體材料為重摻雜的該n-型半導體材料，其中n-型摻雜物的濃度高於該第一外延層。
    [15] 如申請專利範圍第11項所述之方法，更包括在該第二外延層中製備該n-型半導體材料的一阱區，該阱區位於該第一源極區和該第二源極區之間的該第一植入區下方。
    [16] 如申請專利範圍第11項所述之方法，更包括使該植入層對應該第一溝槽和該第二溝槽側壁的邊緣部分，在垂直方向上沿對應側壁延伸。
    [17] 如申請專利範圍第11項所述之方法，更包括在該第二外延層中，製備三個該n-型半導體材料的一組沉降區，其中一第一沉降區位於該第一源極區和該掩埋層之間的該第一溝槽側壁附近，一第二沉降區位於該第二源極區和該掩埋層之間的該第二溝槽側壁附近，一第三沉降區位於該第四源極區和該第一外延層之間的該第三溝槽側壁附近，在步驟(g)之後、步驟(h)之前製備該組三個沉降區。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/170,965|US8698196B2|2011-06-28|2011-06-28|Low capacitance transient voltage suppressorwith reduced clamping voltage|
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